BOARD CPLD XC9572XL

= Descripción = by Diego Méndez Chavez ([mailto:diego.org@gmail.com diego.org@gmail.com])



La tarjeta de desarrollo UNIANDES XC9572XL BOARD proporciona una interfaz de 40 pines tipo DIP, un sistemas de alimentación regulada y un cristal de 3.3 MHz al CPLD XC9572XL-7VQ64C. Así mismo cuenta con un conjunto de pines de en la parte superior a servicio de futuras expansiones. Por ultimo cabe resaltar que entradas globales de reloj (GCK) pueden o no se ser conectadas al cristal, de esta forma  se flexibiliza el uso de los mismos  en conexiones con sistemas de reloj externos o  pines de propósito general.


 * Esquemático [[Media:SCHEMATIC_CPLD.pdf|Download]]
 * Librería para diseños de PCBs en EAGLE by Lorena Garcia [[Media:uniandes.lbr|Download]]

Componentes

 * CPLD XC9572XL-7VQ64C:  CPLD de 72 macroceldas con interfaz de programación JTAG, en empaquetado Quad Flat Pack de 64 pines. 4 de interfaz de programación, 8 de alimentación y 52 de entrada o salida (disponibles 44).
 * Hoja de datos Download
 * Regulador LT1117_3.3:  Regulador de voltaje lineal que garantiza la alimnetación de 3.3V al CPLD y el cristal de reloj.
 * Hoja de datos Download
 * ''Oscilador FXO-HC735R-3.2768: " Oscilador de cristal de 3.2768 MHz con control de  frecuencia y modulador  Delta-sigma de tercer orden para la reducción de los niveles de ruido.
 * Hoja de datos Download

= Tarjeta de Protección=

Con el fin de brindar mayor protección ante corto circuitos  se ha diseñado una tarjeta de protección donde  la conexión de entradas y salidas de la tarjeta  UNIANDES XC9572XL BOARD se realizan por medio de buffers tres estados:
 * 74HC245: Buffer de ochos entradas/salidas con control único de dirección y habilitación.
 * Hoja de datos Download
 * "74HC125: " Buffer de cuatro entradas con habilitación individual de salida.
 * Hoja de datos Download

La tarjeta de protección cuenta con 8 pines para se utilizados como entradas,  11 pines destinados a salidas y dos grupos de 8 pines configurares por como entradas o salidas por bloque.


 * Plantilla de asignación de pines [[Media:PINES_cpld.ucf.txt|Download]]
 * Manual de referencia de Usuario [[Media:10-10_FSD_ProtecciónCPLD.pdf|Download]]
 * Esquemático [[Media:CPLDBrd.pdf|Download]]
 * PBC Layout [[Media:CPLDBrd_BOARD.pdf|Download]]
 * Archivos Fuente .SCH y .BRD Download

= Tarjeta de Pruebas y Verificación = by



Los CPLDs  son  dispositivos  bastante  sensibles  a  cortocircuitos  y pueden dañarse fácilmente. Por esta razón se ha diseñado una tarjeta de protección para los mismos para que en caso de cortocircuito se dañen unos buffers en lugar del CPLD. Para verificar que todos los pines del CPLD y buffers funcionen correctamente, se construyó una tarjeta de pruebas que utiliza todos los pines del CPLD y por ende todos los buffers.


 * Tutorial de conexión y programación de pruebas [[Media:TarjetaPruebasCPLD_v1.pdf|Download]]
 * Archivo de programación .JED [[Media:PruebaPines.jed|Download]]
 * Archivos Fuente .VHD y .UCF Download
 * Esquemático [[Media:CPLDPrueba.pdf|Download]]
 * PBC Layout [[Media:CPLDPrueba_board.pdf|Download]]
 * Archivos Fuente .SCH y .BRD Download